5月25日，華為公佈了一篇名為《A Time Scaling Theory for Multi-Layer Electronic Systems》的論文，這篇論文很快被外界和一個詞連在一起：“韜定律”論文。事實上，這篇論文講的是τ scaling，也就是time scaling，時間縮放。只不過“韜定律”這個說法更容易傳播，也更容易讓人記住。
但如果只把它理解成華為版的“新摩爾定律”，就有點簡單了論文。因為這篇論文真正想講的，是晶片競爭的規則正在變。
過去幾十年，晶片行業有一套非常好懂的進步語言，那就是依靠製程工藝來判斷晶片效能論文。7nm、5nm、3nm、2nm...數字越小，聽起來就越先進。這個說法當然沒錯，但它也慢慢變成了一個過於單一的判斷標準。
華為這篇論文提出的問題是：如果電晶體不能像過去那樣繼續輕鬆變小論文，計算還能怎麼繼續變快？
答案是，不只看空間，也要看時間論文。
τ scaling關心的不是電晶體還能縮到多小，而是從電晶體、電路、晶片、封裝到資料中心，每一層能不能減少等待、傳輸、同步和計算的時間論文。說得更直白一點，晶片競爭以後不只是誰做得更小，也是誰能讓整個系統更快完成任務。
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摩爾定律的問題論文，不只是技術變難了
過去半導體行業的進步，長期依賴一件事，那就是把電晶體做得更小論文。電晶體縮小以後，單位面積能放下更多電晶體，訊號路徑更短，速度更快，能耗更低，成本也能往下降。這套摩爾定律，支撐了半導體行業幾十年的增長。
但這條路現在越來越難走論文。尤其是在7nm之後，單純幾何縮小已經不再提供過去那種收益。先進製程的光刻、掩膜、設計規則越來越複雜，EUV裝置折舊佔據大量成本，領先節點的單顆晶片設計預算已經超過10億美元。
更麻煩的是，先進節點的單位電晶體成本不再像過去那樣穩定下降，有些情況下甚至開始往上走論文。此前每一代工藝演進，通常都能在相近成本下放進更多電晶體，並持續換來系統效能和能效提升，但現在這套邏輯正在失效。
對華為來說，這個問題更直接，因為先進製程和光刻工具受限，它不能簡單地等下一代節點來解決問題，如果只沿著幾奈米這條線看，華為天然處在被動論文。
所以這篇論文有意思的地方，是它換了一個問題論文。
以前大家問的是：電晶體還能縮小多少論文？
現在它問的是：在節點受限、成本上升、系統越來越複雜的情況下論文，計算還能怎麼繼續加速？
先說清楚論文，τ 到底是什麼
τ是希臘字母tau，在這篇論文裡可以理解成一個系統完成關鍵動作所需要的“特徵時間”論文。
在電晶體層面，它可能是一次開關延遲；在電路層面，它可能是訊號沿著一段互連線傳播的時間；在晶片層面，它可能是一次計算、一次片上通訊的延遲；而在AI資料中心，它可能是一條資料從一顆晶片到另一顆晶片、從一個機櫃到另一個機櫃所花的時間論文。
所以τ scaling不是單指某一種工藝，也不是單指3D堆疊論文。它是一種衡量方式：不管你改的是電晶體、電路、封裝、記憶體、互聯還是系統軟體，最後都要問一句，它有沒有讓關鍵路徑上的時間變短。
其實，摩爾定律真正給使用者帶來的，並不只是空間縮小，其根本上同樣是時間縮短論文。
電晶體變小，開關速度變快，是時間縮短論文。
互聯更密，訊號走得更近，也是時間縮短論文。
整合度更高，資料少跨幾個邊界，還是時間縮短論文。
過去我們總是把晶片進步理解成“空間變小”論文。但最後落到使用者和系統上，真正有價值的是“時間變短”。
τ scaling同樣是把這個目標拿出來，放到更顯眼的位置論文。
它不只問電晶體面積，而是問每一層的τ能不能下降：電晶體開關能不能更快，電路線長能不能更短，晶片裡的計算和訪存能不能更快，跨晶片、跨機櫃、跨資料中心的通訊能不能少一點等待論文。
這個思路的好處，是把工藝、封裝、架構、互聯、記憶體、系統軟體放到了同一張桌子上論文。
過去，工藝工程師關心電晶體，電路設計師關心時序，架構師關心快取和互聯，系統工程師關心通訊協議論文。大家各自最佳化，最後再看系統表現。但如果目標變成τ，大家討論的問題就變成了這一層的改動，最後有沒有讓整個系統更快？
τ 是一種支援端到端堆疊協同最佳化的語言
這才是“韜定律”真正有意思的地方論文。它不是給華為晶片換一個新標籤，而是給後摩爾時代找一個新的共同語言。
不換節點論文，也能繼續前進
論文裡最具體的案例，是移動SoC上的LogicFolding論文。這個可以理解為把原本鋪在平面上的一部分電路，折到立體空間裡。傳統晶片設計，大多是在一個平面上放置邏輯單元，再透過上方金屬層佈線。問題是，線越長，寄生電阻和電容越大，訊號就越慢。到了先進節點之後，很多時候限制速度的已經不是電晶體本身，而是線太長，資料走太慢。
LogicFolding的做法，是把數字、模擬、儲存電路分佈到垂直堆疊的有源層裡，用超細間距混合鍵合連線論文。這樣一來，關鍵路徑上的訊號不必在平面上繞遠路，而可以在三維空間裡走更短路徑。
從資料上看，它說明晶片進步不一定只能靠更先進製程，也可以靠重新組織電路的空間結構，讓時間變短論文。這對華為很有利，因為在先進製程受限的條件下，如果繼續只比奈米數，華為沒有多少主動權。但如果競爭進入3D整合、先進封裝、儲存靠近計算、互聯路徑縮短這些方向，華為就有機會把工程能力轉化成另一種優勢。
新技術不是先進製程的替代品
這裡必須講清楚一個問題，如果其他廠商同時擁有更先進製程，又擁有同樣成熟的3D堆疊、先進封裝、記憶體互聯和系統協同能力，那麼對手的絕對上限仍然更高論文。
這個問題，華為這篇論文沒有完全解決，也不可能靠一篇論文解決論文。更先進的製程仍然重要，電晶體本身更小、更快、更省電，再疊加3D封裝和系統級最佳化，優勢當然會繼續放大。不能因為有了“韜定律”，就說幾奈米不重要了。相比之下，這篇論文更像是在說另一件事，那就是當先進製程收益變弱，或者無法持續獲得最先進製程時，競爭不能只剩下一條路。
“韜定律”不是讓華為繞過先進製程差距的萬能鑰匙論文。它更像是一套把戰場拉寬的打法，透過把封裝、互聯、記憶體、系統協同都變成主戰場，能確保華為至少不會被單一製程指標鎖死。
如果把“韜定律”理解成“華為不需要先進製程了”，那就是過度解讀論文。而如果把它理解成“華為試圖在後摩爾時代重新定義一部分競爭規則”，就更接近論文真正的意思。先進製程仍然是高地，但高地旁邊開始出現更多戰場。華為想做的，是把這些戰場連線起來。
AI 時代論文，真正貴的是資料搬運
論文第二個重點，是AI資料中心，這部分更能說明“韜定律”為什麼不只是手機晶片理論論文。
手機SoC是單晶片、小功耗、手持裝置論文。而AI叢集是成百上千甚至上萬顆晶片一起工作，規模可以從機櫃延伸到整個資料中心。
但它們面對的問題有點像：時間到底浪費在哪裡論文？
從論文中看，大型AI叢集裡，80%以上能耗消耗在資料移動，70%以上系統成本分配給資料儲存論文。
華為給出的解決方案有三層論文。
第一層是Unified Bus論文。它想減少傳統系統裡PCIe、乙太網、InfiniBand、軟體遠端記憶體訪問等多層協議轉換，讓不同晶片之間以更接近記憶體語義的方式直接通訊。論文聲稱，這可以把特定遠端訪問延遲從幾十微秒級降到約100納秒。
第二層是Hi-ONE光互聯論文。當AI晶片之間的資料頻寬進入Tb/s級別，銅纜會變得越來越笨重、耗電、難佈線。Hi-ONE把光互聯放到封裝附近，單模組達到8Tb/s，減少晶片到光模組之間的SerDes距離，同時把板間或面板間光鏈路延伸到100米級。
第三層是3D Folding論文。論文講了一個很關鍵的幾何矛盾：在傳統2.5D AI晶片裡，計算能力按面積增長，也就是N；但記憶體頻寬、I/O、電源通常沿晶片邊緣擴充套件，只能按周長增長，也就是N。越往後，計算擴張得越快，邊緣供給越跟不上。
3D Folding的方向，是把記憶體、光 I/O、電源這些原本擠在邊緣的資源，搬到垂直表面上，讓它們也按面積擴充套件論文。它不再把AI硬體看成單顆晶片，而是看成一個巨大的、多層的電子系統。晶片、記憶體、封裝、光互聯、機櫃網路、軟體協議，都要圍繞減少τ這一目標來實現。
“韜定律”的優勢論文，是把華為從被動座標里拉出來
如果只用傳統晶片敘事來看，晶片問題可以直接總結為“有沒有最先進製程”、“能不能做到3nm、2nm”或是“和臺積電、英偉達、蘋果、AMD 差多少”等等論文。
但這套邏輯天然把華為放在追趕者的位置論文。
“韜定律”的價值，是華為試圖提出另一套評價體系論文。在後摩爾時代，製程不再是唯一答案。封裝、互聯、記憶體、架構、系統協同，都會變得越來越重要。
如果你熟悉華為，就會發現它的優勢在於全棧工程能力論文。它既做終端，也做晶片；既做通訊，也做資料中心；既面對手機這種極致功耗約束，也面對AI叢集這種極致互聯約束。
“韜定律”把這些看似分散的能力串了起來論文。
手機晶片上，LogicFolding縮短關鍵路徑；AI 叢集裡，Unified Bus減少協議轉換；資料中心互聯裡，Hi-ONE降低長距離資料搬運成本；未來封裝裡，3D Folding讓記憶體、I/O、電源和計算一起擴充套件論文。這些東西本來可以被看成不同技術專案，但τ scaling給它們套上了同一個框架，那就是讓系統裡的時間損耗變少。
後摩爾時代，晶片競爭不能只看誰的電晶體更小，還要看誰能把整個系統組織得更快論文。
