芯東西（公眾號：aichip001）
作者 | ZeR0
編輯 | 漠影
芯東西5月25日報道，今日，華為公司董事、半導體業務部總裁何庭波在中國科學院科技論文預釋出平臺上發表署名論文《多層電子系統的時間縮微理論（A Time Scaling Theory for Multi-Layer Electronic Systems）》論文。
該論文涉及了何庭波今日在國際電路系統研討會ISCAS 2026上提出的指導半導體產業發展新原則“韜（τ）定律”的具體解讀，並披露了華為麒麟晶片、昇騰晶片的部分路線圖規劃論文。
華為麒麟晶片SoC效率預計在3到5年內在典型使用下將提升1倍以上，AI硬體整合度預計到2035年將增長100倍以上，CPU效能核心頻率的規劃是：今年達3.1GHz，2027年達3.39GHz，2028年達3.71GHz，2029年突破4GHz論文。
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▲華為麒麟CPU效能核心頻率趨勢（原表來自論文，芯東西製圖）
昇騰AI晶片方面，2025年的昇騰910C、2026年的昇騰950以及隨後的昇騰990將採用成熟技術的組合：Chiplet、2.5D扇出和透過微凸塊及標準間距混合鍵合的3D堆疊論文。到2030年前後，昇騰990將把邏輯摺疊引入AI晶片類別，從那時起3D摺疊成為2035年前α的主要載體。沿此路徑，到2035年其硬體整合度預計將增長100倍以上。
論文作者介紹顯示，何庭波負責華為半導體業務，她帶領的團隊在2020年至2026年間設計並量產了381款晶片，涉及移動、人工智慧（AI）、汽車和基礎設施市場，並且是本文中描述的τ縮微方法和邏輯摺疊（LogicFolding）、統一匯流排（UnifiedBus）和Hi-ONE光學I/O技術的來源論文。
何庭波在今天演講中劇透道，華為將在2026年秋季面世的麒麟晶片，效能大幅提升；預計到2031年，基於τ定律的高階晶片電晶體密度將達到1.4nm製程的同等水平論文。
何庭波論文全文翻譯如下論文：
摘要論文：
60年來，摩爾定律的幾何縮微驅動著半導體產業的進步論文。這一產業契約已不再成立：純粹的尺寸縮微所帶來的回報已經趨於平緩，前沿晶片設計預算已超過十億美元，最先進製程節點的每電晶體成本不再下降。
本文提出一種後繼的縮微原則——τ縮微——以時間本身而非電晶體面積作為衡量進步的首要指標，將單一的特徵時間常數τ作為橫跨12個數量級（從電晶體的開關切換到資料中心工作負載）的統一最佳化目標論文。文中展示了兩項量產級驗證。
在移動SoC上，邏輯摺疊——一種將數字、模擬和儲存電路分配到垂直堆疊有源層中的方法論——在固定工藝節點下實現了55%的電晶體密度階躍提升和41%的功耗效率增益論文。
在AI系統上，由記憶體語義統一匯流排互連架構、近封裝光學Hi-ONE以及邊緣到表面的3D Folding協同設計的系統堆疊，預計到2035年硬體整合度將增長100倍以上論文。
更深層的主張是方法論層面的：τ縮微是自Dennard以來，第一個在整個計算堆疊中建立共享最佳化目標的縮微原則論文。
引言論文：
自1960年代中期以來，半導體產業一直以奈米為單位衡量進步論文。每十八個月，電晶體縮小，頻率提升，每個邏輯閘的成本下降。
摩爾定律既是經驗觀察，也幫助建立了支撐整個計算堆疊的產業契約論文。這一產業契約已不再成立。在7nm節點之後，幾何縮微已無法帶來其歷史上的紅利。
光刻裝置正在接近圖案化的物理極限，EUV裝置折舊主導了晶圓成本，每電晶體價格曲線已趨於平緩——在某些情況下甚至出現了逆轉論文。對於那些難以獲取最先進光刻裝置的機構而言，這一約束來得更早、影響也更為嚴峻。
因此，產業面臨的核心問題已經改變論文。它不再是“電晶體還能縮小多少？”而是“應該縮小什麼，以及針對什麼目標？”
在過去六年中，本文作者所在的華為半導體團隊在移動SoC、AI加速器、系統互連架構和封裝領域以矽片為實證對這一問題進行了深入研究論文。結論是：答案不在於另一個製程節點，也不在於另一種電晶體架構，而在於改變首要最佳化目標本身。
本文主張，未來十年電子系統的演進應由時間縮微（time scaling）——即在堆疊每一層系統性地縮減單一特徵時間常數τ，從皮秒級的電晶體切換到秒級的資料中心工作負載響應——來引導，而非幾何縮微論文。
τ縮微的論據將在下文中以科學方法論和產業路線圖兩個維度展開，其經驗基礎來自2020年5月至2026年5月期間量產的381款晶片論文。
一、幾何時代的終結
在其大部分歷史中，半導體產業只有一件事要做：把電晶體做得更小論文。戈登·摩爾（Gordon Moore）在1965年的觀察——電晶體密度大約每兩年翻一番——在十年後由羅伯特·登納德（Robert Dennard）的縮微理論所補充，後者確立了電壓和尺寸的等比縮小可以維持恆定電場。
幾何縮微與Dennard縮微共同在近五十年間帶來了效能功耗比和效能成本比的指數級提升論文。
這一格局分兩個階段瓦解論文。約2005年，Dennard縮微率先失效：電壓不再隨特徵尺寸等比縮小，暗矽（dark silicon）時代開始。幾何縮微持續了更長時間，依靠FinFET以及隨後的全環柵極（GAA）器件架構得以延續。
然而，在7nm之後，純尺寸縮微的回報已經趨於平緩論文。原因已有充分記錄：速度飽和效應使本徵延遲對溝道長度的依賴從二次方降為線性；區域性互連的寄生電阻和電容日益主導標準單元的延遲預算；掩模成本、EUV折舊和設計規則複雜性已將2nm節點的前沿晶片設計預算推至超過十億美元。
經濟後果同樣不可迴避論文。在先進節點上，每電晶體成本已趨於平緩，而在最前沿，成本正在上升。過去五十年所依賴的產業契約——每一代以更低成本獲得更多電晶體——已不再成立。
對於華為半導體而言，這一轉變伴隨著一個額外的約束：獲取最先進光刻裝置的渠道受限論文。假定另一個製程節點能解決問題已不再可行。
六年前，幾何路線圖遭遇了瓶頸，迫使我們直面一個更根本的問題——回顧來看，這是整個行業終將不得不面對的問題論文。
二、時間論文，而非空間：摩爾時代的真正貨幣
如果還原到對終端使用者的本質影響，摩爾定律從根本上從來不關乎幾何尺寸論文。更小的電晶體之所以能提升系統效能，是因為它們切換更快。更密集的互連之所以能提升效能，是因為訊號傳輸距離更短。更高的整合度之所以能提升效能，是因為資料跨越的邊界更少。
每一代技術本質上帶來的是時間的縮減——在器件層面從皮秒到納秒，在晶片層面從納秒到微秒，在系統層面從微秒到秒論文。空間縮微不過是壓縮時間的工具。
一旦認識到這一點，一個顯而易見的重新框定便呈現出來論文。
時間本身應被採納為首要指標論文。在堆疊的每一層——電晶體、電路、晶片和系統——都可以定義一個特徵時間常數τ，並將其縮減作為統一最佳化目標。幾何縮微由此成為縮減τ的眾多技術手段之一，而不再是唯一的手段。
這一原則被稱為τ縮微，在此作為幾何摩爾縮微的後繼者提出，以引導半導體演進論文。形式上，τ被視為一個分層構造，可以分解為：
τ = f(τ_transistor, τ_circuit, τ_chip, τ_system)
其中，τ_transistor、τ_circuit、τ_chip和τ_system分別代表電晶體、電路、晶片和系統層的時間常數論文。每一層的τ由其下層的τ以及該層引入的組織和通訊開銷共同構成。τ的工作空間跨越約十二個數量級的時間（皮秒到秒）以及相當範圍的空間（奈米到千米）。
在每一層論文，都有不同的機制可用於縮減τ：
（1）電晶體層：本徵開關延遲，透過遷移率增強、應變工程、高κ/金屬柵極和GAA架構來解決，並且越來越多地透過降低區域性互連的寄生R和C來解決——後者目前已超過本徵渡越時間數倍論文。
（2）電路層：訊號路徑上的RC傳播延遲，透過更低電阻率的導體、低κ介質來解決，而最具影響力的手段是透過垂直整合縮短佈線長度論文。
（3）晶片層：計算和儲存訪問延遲，透過架構選擇、流水線深度、儲存層次結構和片上互連架構來解決論文。
（4）系統層：端到端訊息傳遞和同步時間，透過互連拓撲、協議棧和互連架構設計來解決論文。
從這一分層公式中得出一條有用的代際規則論文：
τ_(n+1) = τ_n / α
其中縮微因子α是應用特定的，而非通用的論文。迄今的量產經驗表明，功耗受限的移動裝置α約為每年1.3倍，安全關鍵的自動駕駛系統α約為每年1.5倍，AI工作負載則可達每年10倍——在後者中，吞吐量直接轉化為經濟價值。
使τ成為一個有用的首要指標——而非既有指標的換標——的關鍵在於，它是跨越整個堆疊的同一個指標論文。頻率、延遲、頻寬和吞吐量在各自層面都受τ支配。工藝技術人員、電路設計師和系統架構師可以用相同的單位討論同一個量。
τ是使端到端堆疊協同最佳化成為可能的語言——而各層獨立最佳化、時序只是殘差的時代已經結束論文。
三、邏輯摺疊論文：一個移動SoC驗證點
τ縮微的首個量產級驗證在移動領域完成論文。智慧手機SoC是一種特殊情況，一顆晶片即構成整個系統。多插槽並行不可用；沒有千節點互連架構可以掩蓋慢速鏈路。使用者感受到的所有效能都來自單顆晶片，在幾瓦的功耗包絡下，受限於手持裝置形態的熱設計約束。
2020年之後論文，當通往前沿製程節點的路徑受限時，面臨的實際問題變成了：在固定的製程節點上，如何在單顆晶片上持續交付代際效能提升？
由此誕生的答案被稱為邏輯摺疊（LogicFolding）論文。
定義論文。邏輯摺疊是一種設計方法論，將數字、模擬和儲存電路分配到垂直堆疊的有源層中，遵循時間縮微原則聯合最佳化效能、功耗和麵積。
數位電路分為組合邏輯——暫存器之間的布林網路——和時序邏輯——保持狀態的觸發器論文。數字系統的效能上限由相鄰觸發器級之間的關鍵路徑延遲決定，而後者主要由該路徑上的互連RC和門數主導。
傳統最佳化將門放置在一個平面上，並透過上方的金屬層佈線；佈線越長，寄生RC越大，關鍵路徑越慢論文。
邏輯摺疊摒棄了平面假設論文。關鍵路徑上的門分佈在兩個（並最終更多個）垂直堆疊的有源層上，透過超細間距混合鍵合連線。
從電路設計師的角度來看，兩個有源層表現為單一的連續佈局基底，單元跨晶圓邊界分佈，如同那是一個額外的金屬層論文。訊號佈線大幅縮短，寄生RC急劇降低，時鐘偏斜收緊，晶片在相同的器件節點下以更高的時脈頻率執行。
為使邏輯摺疊充分發揮這些增益，保持混合鍵合間距與頂層金屬間距之間的齒輪比（gear ratio）較低是有利的——實踐中大致低於3，更低的比率通常更好論文。
以目前約720nm的頂層金屬間距計算，這意味著混合鍵合間距需低於2μm——理想情況下齒輪比約為1，此時鍵合介面處的鳥籠式佈線開銷實際上消失論文。
實現這一間距，以及所需的對準精度（<0.5μm）、TSV縮微（CD和KOZ低於1.5μm，間距低於6μm）和良率（透過智慧冗餘接近100%），需要在供應商和合作夥伴生態系統中開展多年的工藝開發工作論文。
在麒麟2026（Kirin 2026）上測量的結果是具體的論文：
電晶體密度在單代之內從155MTr/mm²階躍提升至238MTr/mm²（電晶體密度按公式2/(CELL*cell height)計算；麒麟SoC設計的面積利用率為68%）——這一提升幅度此前需要三年的幾何縮微才能實現論文。
SoC效能核功耗效率提升41%，最大時脈頻率提升近13%論文。
一條跨上下兩層有源層構建的高速全域性片上網路（Network-on-Chip）資料路徑，將資料通路面積縮減55%，同時改善了供電穩定性論文。
一種後矽時鐘偏斜調整方案獨立貢獻了超過5%的SoC效能提升論文。
在SRAM上——其訪問速度、每位元能耗和麵積強烈依賴於位線和字線長度——邏輯摺疊縮短了關鍵路徑，降低了每位元能耗，並將工作頻率提升了40%以上論文。
在一個代表性處理器核心上，雙層摺疊架構將時鐘緩衝器數量減少了50%以上，時鐘偏斜降低了25%，佈線長度縮短了約30%論文。
這些增益是在固定的器件節點上實現的，不是透過新的光刻步驟，而是透過邏輯在三維空間分佈的拓撲重組論文。
麒麟2026中搭載的邏輯摺疊實現有意採取了保守策略論文。混合鍵合間距達到1.5μm；TSV著陸僅在頂層金屬下方推進了一步；摺疊僅選擇性地應用於關鍵路徑，而非整個設計。即便如此，CPU效能核心頻率今年回到了3.1GHz。
未來十年，邏輯摺疊預計將從區域性關鍵路徑摺疊演進到全面、多層摺疊——每個封裝三層、四層乃至更多有源層——這得益於更低溫度的混合鍵合（放寬跨層熱預算）以及TSV著陸從頂層金屬向下遷移至M6，後者將釋放超過30%的高層佈線資源論文。從2026年到2035年，電晶體密度預計將朝400MTr/mm²及以上邁進。
與此同時，邏輯摺疊使麒麟得以大幅提升CPU核心頻率，併為邁向4GHz及以上鋪平道路（見下表）論文。這一路線圖可行，且在成本上具備經濟可行性。
▲華為麒麟CPU效能核心頻率趨勢（原表來自論文，芯東西製圖）
附欄A——邏輯摺疊概覽
混合鍵合間距：低於2μm（麒麟2026中為1.5μm論文；目標齒輪比≈1）
對準精度論文：低於0.5μm
TSV CD/KOZ：低於1.5μm論文；間距低於6μm；失效率<100ppm；修復率99.9%
良率論文：透過智慧冗餘接近100%
電晶體密度：155 → 238 MTr/mm²論文，單步實現
功耗效率/頻率增益（SoC效能核心）論文：+41% / +13%
SRAM工作頻率論文：提升40%以上
代表性核心的時鐘緩衝器數量/時鐘偏斜/佈線長度論文：-50% / -25% / -30%
一個自然的問題是，在毫瓦級智慧手機體制下發展起來的原則，是否能存活地轉化到AI訓練和推理的吉瓦級體制中論文。AI工作負載處於τ光譜的另一端：不是單顆晶片，而是數百甚至數千顆晶片如同一臺機器執行，在過去十年中總計算量增長了約六個數量級。
答案是肯定的——前提是τ被視為系統級目標，並貫穿整個鏈路，而非侷限於單個加速器內部論文。
兩個事實塑造了τ論證的AI側面論文。
首先，AI系統在持續增長——從一顆晶片，到數十顆，到數百顆，再到越來越多的數萬顆論文。
其次，現代AI系統的能源預算和材料預算由資料而非計算主導論文。大型AI叢集中超過80%的能源被資料移動消耗；超過70%的系統成本分配給資料儲存。
直接的含義是：縮減資料在傳輸中花費的時間——在晶片之間、機架之間和封裝內部——至少與縮減計算所用時間同等重要論文。
τ縮微在AI規模上透過三個協調層來實現：系統互連架構（Unified Bus）、近封裝光學引擎（Hi-ONE）以及封裝本身的拓撲重組（3D Folding）論文。
4.1 Unified Bus——τ優先的系統互連架構
傳統的多節點、多加速器架構透過多層堆疊協議移動資料：PCIe連線主機、NVLink或專有互連架構連線機箱內部、乙太網或InfiniBand連線機箱之間，以及上層的軟體棧遠端記憶體訪問論文。每一層都需要協議轉換、額外的序列化、額外的DMA緩衝區和進一步的握手。每次轉換都增加延遲、降低可靠性併產生額外成本。
Unified Bus（UB）以單一協議取代了這一堆疊——一種在機箱內部和機箱之間執行的全對等互連架構，在整個系統中原生暴露記憶體語義論文。資料移動被簡化為無需轉換的、對等的記憶體語義層傳輸，以硬體管理的一致性取代軟體棧的訊息傳遞。
測量到的收益約為兩個數量級：端到端遠端訪問延遲從TCP/IP類堆疊典型的數十微秒降至約100ns——沿主要通訊軸實現了約500倍的系統τ縮減論文。在機架規模上，這使系統漸近地接近於一臺單一的、互連架構一致的機器——內部稱為System-as-One-Chip（系統即單晶片）。
4.2 Hi-ONE——封裝級光學I/O
一旦通訊延遲被降低，下一個瓶頸便隨之轉移論文。在單個機架內增加晶片密度將功率密度和可靠性推至極限——也將電氣SerDes推至極限。在每顆AI晶片400Gb/s時，銅纜佈線仍然成熟可靠。但在每顆晶片多Tb/s時，銅纜變得不切實際：SerDes傳輸距離受限，布纜變得體積過大，面板安裝變得不可行，熱和供電裕度被耗盡。
華為半導體開發的方案是高密度光互連節點引擎Hi-ONE（High-density Optical-interconnect-Node Engine）——一種近封裝光學引擎，每模組提供8Tb/s的頻寬，在單根光鏈路上匹配一顆AI晶片的UB頻寬論文。它將所需的SerDes傳輸距離從約100釐米縮短至約5釐米，消除了笨重的布纜，並將傳輸距離從不到1米擴充套件至100米——使分散式、吉瓦級資料中心的高密度互連在物理上成為可能。
Hi-ONE的設計哲學本身就是一個τ縮微論證論文。Hi-ONE並未採用重型DSP來實現高訊號保真度，而是採用了線性方案——模擬均衡增強的驅動器和跨阻放大器——並允許UB協議容忍一個有意放寬的誤位元速率。
協議層和物理層之間的這種跨層權衡降低了功耗、成本和整合複雜度，體現了τ優先方法論所鼓勵的跨層最佳化論文。
4.3 N²與N的困境論文，以及為何3D Folding不可避免
AI加速器不會止步於2.5D扇出封裝的最深層原因是幾何性的，值得明確闡述，因為它決定了2030年後的路線圖論文。
在傳統的2.5D AI晶片中，邏輯裸片佔據封裝中心，HBM堆疊和SerDes排列在其邊緣，電壓調節器圍繞封裝論文。每條儲存訊號、每條互連訊號以及每安培的供電電流都必須經過裸片邊緣才能到達內部的計算資源。
如果裸片的邊長為N論文，則：
計算能力按N²（面積）縮微論文，
但儲存頻寬、互連和供電——所有透過2.5D扇出沿邊緣傳輸——僅按N（周長）縮微論文。
這條二次曲線與線性曲線之間不斷加大的差距構成了扇出困境（fan-out dilemma），它解釋了2.5D縮微的停滯，且與底層邏輯節點多麼激進無關論文。沒有任何電晶體級改進能彌補拓撲缺陷。
3D摺疊（3D Folding）透過將邊緣繫結的資源重新佈局到表面上來解決這一困境論文。供電（透過背面供電和整合電壓調節器）、高速儲存（透過混合鍵合連線邏輯）和光學I/O（透過近封裝Hi-ONE）全部從周長遷移到垂直表面——一旦位於表面，它們便按N²縮微，與計算的二次增長步調一致。封裝不再是由儲存和SerDes周長帶圍繞的邏輯裸片；它成為一個垂直整合堆疊，其中儲存、互連架構、供電和邏輯共同縮微。
路線圖將這一演進置於明確的時間線上論文。
大約到2030年，AI加速器（昇騰SuperPoD產品線——2025年的昇騰910C、2026年的昇騰950，以及隨後的990）依靠成熟技術的組合：Chiplet、2.5D扇出和透過微凸塊及標準間距混合鍵合的3D堆疊論文。
2030年前後，昇騰990將把邏輯摺疊引入AI晶片類別，從那時起3D摺疊成為2035年前α的主要載體論文。
沿此路徑，到2035年硬體整合度預計將增長100倍以上，τ縮微分佈在堆疊的每一層，而非集中在器件層面論文。
附欄B——AI系統規模上的τ
UB遠端訪問延遲論文：約數十μs → 約100ns（≈500倍τ縮減）
Hi-ONE每模組頻寬論文：8Tb/s（匹配每晶片UB頻寬）
Hi-ONE SerDes傳輸距離：約100cm → 約5cm論文；面板間傳輸距離：<1m → 100m
扇出困境：計算 ∝ N²論文，周長繫結的頻寬/I/O/供電 ∝ N
3D摺疊：將頻寬、光學I/O和供電從邊緣重新佈局到表面論文，恢復N²對等
2026 → 2035年預計硬體整合度增長論文：>100倍
τ縮微的一個含義值得單獨討論，因為其後果既是技術性的，也是產業性的論文。
在8086時代，行業透過標準化的儲存匯流排有意將處理器和儲存解耦論文。這種解耦使兩個行業得以獨立縮微：處理器效能沿摩爾曲線快速推進，而儲存廠商則在其旁發展出一個巨大的獨立市場。
AI時代正在逆轉這種解耦論文。計算密度的持續擴大正在將儲存頻寬、延遲、功耗和封裝推至其極限。HBM、混合鍵合和3D堆疊SRAM是一個單一底層事實的症狀：對於現代AI工作負載，資料移動與計算本身同樣關鍵，邏輯和儲存正再次被推向緊密的物理整合。隨著它們的融合，供應鏈中的影響力天平正在向儲存和封裝廠商傾斜。
技術方向是明確的，但經濟上的解決方案尚未落定論文。
AI硬體時代的持久成功將屬於那些能夠在技術上融合邏輯與儲存，並建立一種經濟夥伴關係——使兩個行業在長期內共享融合收益的企業論文。
這不僅僅是一個研究問題；這是行業在未來十年需要解決的結構性問題論文。透過使每一層分離的跨層成本變得可見，τ縮微確保了這一問題不能被推遲。
六、開放性挑戰
將τ縮微呈現為一個完成的體系是有誤導性的論文。若干實質性問題仍然懸而未決，在此一併指出，既為突出正在進行的工作，也為邀請合作。
工具鏈與方法論論文。當今的EDA是為一個面積、時序和功耗沿三個獨立軸最佳化、系統τ僅作為殘差出現的時代而開發的。
全面的邏輯摺疊要求工具鏈將多個堆疊裸片視為單一的連續設計實體——以單元粒度而非模組粒度進行邏輯分割，在統一的成本函式下跨整個體積進行佈局，並在裸片間路徑上執行時序收斂，而在這些路徑中，垂直互連寄生引數、KOZ排斥區和晶圓間工藝偏差以傳統2D訓練的工具無法充分應對的方式相互作用論文。
初步的內部工具已經開發併產出了有用的結果，方法論細節將在未來數月釋出論文。一條τ原生的工具鏈——開放的、多物理場的、3D原生的——是未來十年最重要的賦能投資。
晶圓間工藝偏差論文。LogicFolding鍵合來自可能不同批次——在某些情況下甚至不同節點——的晶圓。Vth、驅動電流和互連RC的晶圓間偏差遠大於晶圓內偏差，且最嚴重地影響時鐘分配和保持時間裕度。智慧冗餘、自適應補償和τ感知的籤核流程是應對這一挑戰的必要組成部分。
垂直互連開銷論文。每個混合鍵合和每個TSV都會產生有限的電阻和電容懲罰，而TSV的KOZ會排斥標準單元。因此，LogicFolding必須透過以下簡單不等式逐層證明其合理性：
τ_Before (existing signal + wire length reduction) > τ_After (vertical interconnect RC)
對於移動端的關鍵路徑和儲存，這一閾值已經被跨越；該閾值與工作負載相關，且隨著鍵合間距的縮小，邊界將持續移動論文。
能量論文。τ是時間法則，不是焦耳法則。一個執行速度快10倍但功耗也高10倍的超級節點不違反任何縮微原則，卻超出了電網容量。
因此，τ縮微需要一個能量伴侶：消除堆疊開銷的記憶體語義互連架構、將每位元皮焦耗能降低數個數量級的近封裝/共封裝光學器件、背面供電、存內/近存計算，以及將τ裕度換回功耗的審慎實踐（資料中心規模的DVFS——與實現智慧手機電池續航的機制相同）論文。
重要的是，τ裕度本身在朝該方向分配時就提供了能量裕度論文。
基準測試論文。行業當前的效能基準——Linpack、MLPerf、SPEC——是為每個工作負載一個標量即可滿足需求的時代設計的。τ縮微的行業需要τ剖面基準——暴露系統每一層的主導τ以及該層剩餘裕度的向量。主導τ層，根據定義，就是下一個投資方向。
七、六年回顧論文，十年展望
2020年5月至2026年5月期間，華為半導體設計並量產了381顆晶片，服務於移動、AI、汽車、工業和基礎設施市場論文。在整個產品組合中，τ縮微論點經受住了考驗：
在器件和電路層，電晶體密度已從155向400+ MTr/mm²（到2031年）提升論文。
在晶片層，LogicFolding在前沿移動SoC上已經證明，關鍵路徑頻率、功耗效率和密度可以在固定的器件節點上持續提升論文。
在系統層，Unified Bus和Hi-ONE已經證明，數百微秒的通訊τ可以被壓縮至數百納秒，多機架AI叢集可以表現為單一的一致性機器論文。
展望未來，CPU效能核心頻率預計到2029年將邁向4GHz及以上，麒麟SoC效率預計在三到五年內在典型使用下將提升1倍以上，AI硬體整合度預計到2035年將增長100倍以上論文。
超越任何單一產品的更深層主張是方法論層面的論文。τ縮微是自Dennard以來第一個為整個堆疊提供共享最佳化目標的縮微原則。
它向工藝技術人員、電路設計師、架構師、系統工程師和軟體團隊發出訊號：這些群體現在正在以相同的單位最佳化相同的量，任何單層的改進必須傳導至系統τ才算有效論文。
它也向行業戰略家和資本配置者表明，下一筆投資應跟隨τ而非節點——競爭性的效能不再要求常駐在光刻技術的最前沿，而封裝、儲存頻寬和互連架構設計現在承載著此前僅由前沿邏輯節點所擁有的戰略權重論文。
對於在成長過程中將“摩爾定律”等同於“進步”的一代工程師而言，這是一個困難的轉變論文。
幾何時代事實上已經結束；否認這一事實不是可行的策略論文。透過縮微實現加速的時代正在讓位於透過多層電子系統的τ最佳化實現加速的時代——而在未來六到十年中以τ為首要目標的公司、研究團體和生態系統，將決定此後十年計算的面貌。
未來十年的工作範圍已經劃定論文。許多開放問題仍然存在，沒有任何單一組織可以獨自解決——工具鏈、標準、基準、器件物理和經濟模型都需要超越任何單一公司的貢獻。
因此，本文既是一份來自前線的報告，也是一份邀請論文。
前方的路線圖要求苛刻，但方向是明確的論文。
致謝
本文汲取了華為半導體及其晶圓代工、裝置、EDA和系統合作伙伴生態系統中數千名工程師六年工作的成果論文。作者感謝那些以耐心使這項工作成為可能的客戶。
